谷歌AI新進展！芯片設計布局時間可縮短至6小時

日前，谷歌公布了用人工智能提升芯片設計速度的研究結果，發表論文刊登于Nature上。

該篇名為《一種用于加速芯片設計的布局規劃方法》論文研究證明，一種基于深度學習的芯片布局規劃方法自動生成的平面圖，在包括功耗、性能和芯片面積等關鍵參數指標上，都優于或與人類芯片設計師所設計的規劃圖效果相當。人類工程師完成這項工作需要數月時間，而人工智能僅花費6小時就能達到相同的效果。

這并不是谷歌人工智能團隊首次將人工智能用于加速芯片設計布局規劃上，早在一年前，由谷歌人工智能負責人Jeff Dean領銜的團隊就已經發表過一篇預印版論文提到這項技術。此次發布在Nature上的論文，是對該項技術進行微調之后的研究結果。

根據論文的描述，谷歌已將該技術用于下一代Google張量處理單元（TPU）加速器產品中，有望為今后每一代計算機芯片迭代節省數千小時人力。

如何讓芯片設計更加高效一直是芯片設計工程師致力研究的命題。上世紀80年代，電子設計自動化（EDA）的誕生就是一個成功案例，開發人員利用計算機輔助設計軟件（CAD），完成超大規模集成電路的功能設計、綜合、驗證、物理設計等復雜流程，以取代之前的人力手工設計。

在芯片布局規劃方面，需要在幾十到數百平方毫米的微芯片上，布局內存、邏輯系統以及計算單元等幾十個模塊，在嚴格的約束條件下用細導線將各個模塊起來，同時實現更加優化的性能。經過50多年的研究，科學家們提出過基于區分的方法、隨機/爬山方法以及解析解算器三大類方法，但最終都無法達到或超越人類工程師的布局水平，以至于芯片布局規劃到目前為止依然未實現自動化，依賴人類工程師手工迭代數月完成。

具體而言，當下在進行芯片布局規劃時，人類工程師需要使用工商業EDA工具迭代數月，將芯片網表的寄存器傳輸級（RTL）描述作為輸入，在芯片畫布上手動放置并等待72小時，讓EDA工具評估若干模塊的放置是否處于最佳位置。

在這一基礎上人類設計師要么得出設計標準達到目標的結論，生成一個更新的層級平面圖進行評估，要么得向上游 RTL 設計師提供反饋，然后上游 RTL 設計師修改低級代碼以使放置任務更容易。

谷歌團隊提出的深度強化學習方法，是一種具有泛化能力的芯片布局方法，通過領域自適應策略，跨芯片進行推廣，能夠自行從經驗中學習，使芯片布局設計能力更快更好。

Nature認為，谷歌這一研究能夠大大縮短芯片設計所需時間，幫助供應鏈，但技術專長必須廣泛共享，以確保公司生態全球化。另外產業也必須確保節省時間的技術不會趕走核心技術人才。

論文鏈接：https://www.nature.com/articles/s41586-021-03544-w

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